| PREESM | ||
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 PREESM 0.5.0 captura de pantalla | ||
| Información general | ||
| Tipo de programa | herramienta de creación rápida de prototipos | |
| Desarrollador | PREESM equipo de desarrollo en IETR | |
| Lanzamiento inicial | 2008 | |
| Licencia | CeCILL-B o CeCILL-C dependiendo de los plug-ins | |
| Estado actual | activo | |
| Idiomas | inglés | |
| Información técnica | ||
| Programado en | Java como Plug-ins Eclipse | |
| Plataformas admitidas | máquina virtual Java | |
| Enlaces | ||
PREESM (Parallel and Real-time Embedded Executives Scheduling Method, método de programación para ejecutivos incrustado en tiempo real) es una herramienta open source de creación rápida de prototipos y generación de código. Se emplea principalmente para simular las aplicaciones de procesamiento de señales y generar código de multi núcleo Procesadores de señal digital. PREESM se desarrolla en el Instituto de electrónica y telecomunicaciones-Rennes (IETR) en colaboración con Texas Instruments Francia en Niza.
Las entradas de herramienta PREESM son un gráfico de algoritmo, un gráfico de arquitectura y un escenario, el cual es un conjunto de parámetros y restricciones que especifican las condiciones en que se ejecutará el despliegue. El tipo de gráfico de algoritmo elegido es una extensión jerárquica de gráficos de flujo de datos sincrónicos (SDF) llamado Interface-Based hierarchical Synchronous Dataflow o IBSDF (en español, flujo sincrónico jerárquico basado en interfaz). El gráfico de la arquitectura es llamado modelo de arquitectura de nivel de sistema (S-LAM). De estos insumos, PREESM mapea y hace horarios automáticamente del código sobre los múltiples elementos de procesamiento y genera código de núcleo múltiple.
Documentación
editarExiste documentación en línea en PREESM SourceForge MediaWiki. La instalación y uso se explican en tutoriales de Flash.
Publicaciones
editar- Piat, Jonathan (2010). «Data flow modelling and optimization of loops for multi-core architectures». PhD Thesis, INSA de Rennes.
- Pelcat, Maxime (2010). «Rapid Prototyping and Dataflow-Based Code Generation for the 3GPP LTE eNodeB Physical Layer mapped onto Multi-Core DSPs». PhD Thesis, INSA de Rennes.
- Pelcat, Maxime; Piat, Jonathan; Wipliez, Matthieu; Aridhi, Slaheddine; Nezan, Jean-François (2009). «An Open Framework for Rapid Prototyping of Signal Processing Applications». EURASIP Journal on Embedded Systems. Archivado desde el original el 22 de noviembre de 2015.
- Piat, Jonathan; Bhattacharyya, Shuvra S.; Pelcat, Maxime; Raulet, Mickaël (2009). «Multi-Core Code Generation From Interface Based Hierarchy». DASIP Sophia Antipolis.
- Pelcat, Maxime; Nezan, Jean-François; Piat, Jonathan; Croizer, Jérôme; Aridhi, Slaheddine (2009). «A System-Level Architecture Model for Rapid Prototyping of Heterogeneous Multicore Embedded Systems». DASIP Sophia Antipolis.
- Piat, Jonathan; Bhattacharyya, Shuvra S.; Raulet, Mickaël (2009). «Interface-based hierarchy for synchronous data-flow graphs». SiPS Tampere.
- Pelcat, Maxime; Menuet, Pierrick; Aridhi, Slaheddine; Nezan, Jean-François (2009). «Scalable compile-time scheduler for multi-core architectures». DATE Nice. Archivado desde el original el 8 de julio de 2011.
Datos: Q7239753
